SPF: AMD gibt Details zu den Quad-Core-CPUs bekannt
AMDs Quad-Core-Prozessoren bestehen aus zwei Dual-Core-Prozessoren mit jeweils eigenen Caches auf einem Chip. Sie können durch einen gemeinsamen L3-Cache auf dem Chip erweitert werden.
- Andreas Stiller
In seiner Eröffnungsrede zum Spring Processor Forum in San Jose gab AMD-Fellow Chuck Moore Details zu den geplanten Quad-Core-Prozessoren (K8L) bekannt. Diese bestehen aus zwei Dual-Core-Prozessoren mit jeweils eigenen Caches auf einem Chip (im Bild oben und unten, getrennt durch den erweiterten Crossbar-Switch). Sie können durch einen gemeinsamen L3-Cache auf dem Chip erweitert werden (im Bild nach links).
Die Kerne wurden zusätzlich überarbeitet, um die Performance beziehungsweise die Effizienz (in Instruktionen pro Takt) zu erhöhen. Die Sprungvorhersage wurde verbessert, Vorhersagen für berechnete Sprünge kamen hinzu. Der Befehlsladespeicher (Instruction Queue) wurde von 16 auf jetzt 32 Bytes vergrößert. Ladeoperationen können out-of-order umorganisert werden. Allerdings hat AMD dabei, wie Moore im Gespräch mit heise online ausführte, auf die komplexere "Memory Disambiguation" verzichtet, die zusätzlich Lade- vor Schreiboperationen vorziehen kann. Laut Moore kostet diese Technik samt dem nötigen zusätzlichen Speicher zu viel Energie, was den Performancevorteil nicht aufwiegt. Intel wird indes diese Memory Disambiguation mit den Core-Prozessoren einführen.
Doch während bei Intels "Core"-Prozessoren die SSE-Daten nur 128-bittig im Stück geladen werden, soll AMDs Neuer gleich zweimal 128 Bit in einem Takt in die SSE- oder in die anderen Recheneinheiten transportieren können. Bis zu vier Gleitkommaoperationen in Dual Precision sind damit in einem Takt möglich. Hinzugekommen sind auch Erweiterungen des Befehlssatzes um Bitmanipulationen (Zählen der führenden Nullen: LZCNT sowie die Anzahl aller Einsen, auch Hamming-Gewicht oder Population Count genannt – POPCNT, so wie ihn Cray schon 1964 in die CDC 6600 einbaute ...) und neue SSE-Befehle (EXTRQ, INSERTQ, MOVNTSD, MOVNTSS). Ferner gibt es neue "Riesen-Pages" von 1 GByte Größe.
Die Virtualisierung wird um IO-Virtualisierung und virtualisierte Page-Tabellen (nested page tables) erweitert. Der unterstützte Speicher ist zunächst DDR2 mit Migration zu DDR3. FB-DIMM kommt auch, aber erst später: "Wenn es nötig ist." Moore vergaß auch nicht, auf den größeren Energiehunger der FB-DIMMs hinzuweisen, den er mit 10,4 Watt pro Modul sowie 48 Watt für den Speichercontroller spezifizierte. Nach seiner Rechnung kommt ein fiktiver 4-Prozessor-Server mit Intels Woodcrest und 32 FB-DIMMs auf 741 Watt, während sich ein vergleichbares Dual-Opteron-System auf 520 Watt beschränkt. Die Quad-Cores enthalten zusätzlich weitere Verbesserungen im Powermanagement (unabhängige C- und P-States). Speichercontroller und CPU-Kerne haben außerdem ein unabhängiges Powermanagement mit eigenen Spannungsversorgungsleitungen, die einzelnen Kerne jedoch teilen sich eine gemeinsame Spannungsversorgung.
Für die Verbindung nach draußen ist HyperTransport 3.0 mit 5,2 GT/s (Giga-Transaktionen pro Sekunde) zuständig, das im Protokoll unter anderem auch eine Wiederholungsanforderung (Retry) enthält.
Intels SSE4-Erweiterung wird der K8L laut Moore noch nicht besitzen. Termine für den im 65-nm-Prozeß geplanten Processor nannte Moore nicht: Die AMD-Roadmap hat als Termin 2007 eingeplant, doch wie die Website hkepc kürzlich berichtete, sollen erst im ersten Halbjahr 2008 zunächst die Quad-Core-Prozessoren Deerhound und Greyhound ohne L3-Cache herauskommen.
Zum Spring Processor Forum siehe auch: (as)
